Intel Code Optimization Workshop

Jetzt Teilnehmen: 20.05. – 22.05.2019 in Garching bei München

Im Intel HPC Code Optimization Workshop erlernen Sie Techniken, Methoden und Lösungen, wie Sie Ihren Code verbessern. Der Workshop thematisiert die neuesten Mikroprozessorarchitekturen und wie die Entwickler die moderne HPC-Hardware effizient einsetzen – insbesondere die Vektoreinheiten über SIMD-Programmierung und AVX-512-Optimierung und die Speicherhierarchie.

Wann: 20. Mai – 22. Mai 2019 von 09:00 – 17:00 Uhr
Wo: LRZ Gebäude, Universitätscampus Garching bei München

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Agenda:

Tag 1: Hauptideen und Compiler Reports

• 09:00-09:45      Begrüßung
• 09:45-10:30       Login zu Hands-on Cloud Maschinen
• 10:30-11:00        Kaffeepause
• 11:00-12:00       Code Modernization Approach
• 12:00-12:30       Scalar Optimization
• 12:30-13:30       MIttagessen
• 13:30-14:30       Compiler Autovectorization
• 14:30-15:00       Data Layout von AoS zu SoA
• 15:00-15:30       Kaffeepause
• 15:30-16:00       Memory Access Optimization
• 16:00-16:30       SDLT (Intel SIMD Layout Templates)
• 16:30-17:00       Explicit Vectorization
• 17:00-17:45       Skylake Optimization
• 17:45-18:00       Wrap-up

Tag 2: Performance Tools

• 09:00-09:30       Einführung in Roofline Model
• 09:30-10:30       Intel Advisor Analyse
• 10:30-11:00       Kaffeepause
• 11:00-12:30       Intel Advisor Hands-on
• 12:30-13:30       Mittagessen
• 13:30-14:15       Einweisung in VTune
• 14:15-15:00       Demo in VTune
• 15:00-15:30       Kaffeepause
• 15:30-16:00       Einführung in APS
• 16:00-16:30       Demo / Hands-on in APS
• 16:30-17:00       Wrap-up

Tag 3: Performance Bibliotheken

Intel MKL:

• Einführung und allgemeine Tipps
• BLAS
• Sparse BLAS
• FFT
• RNG
• VML
• Sparse Solver

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